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Micron Document

<!DOCTYPE html>

<title>Field Programmable Gate Array</title>

</head>

<h1 id="firstHeading" class="firstHeading mw-first-heading"><span class="mw-page-title-main">Field Programmable Gate Array</span></h1>

</header>

</div>

<div id="mw-content-text" class="mw-body-content mw-content-ltr" lang="de" dir="ltr"><div class="mw-content-ltr mw-parser-output" lang="de" dir="ltr"><p>Ein <b>FPGA</b> (<a href="Akronym" title="Akronym">Akronym</a> für <b>Field Programmable Gate Array</b>) ist ein <a href="Integrierter_Schaltkreis" title="Integrierter Schaltkreis">integrierter Schaltkreis</a> (IC) der <a href="Digitaltechnik" title="Digitaltechnik">Digitaltechnik</a>, in welchen eine <a href="Programmierbare_logische_Schaltung" title="Programmierbare logische Schaltung">logische Schaltung</a> geladen werden kann. Die Bezeichnung kann übersetzt werden als <i>im Feld</i> (also vor Ort, beim Kunden) <i>programmierbare <a href="Logikgatter" title="Logikgatter">(Logik-)Gatter</a>-Anordnung</i>.

</p><p>Anders als bei der Programmierung von <a href="Computer" title="Computer">Computern</a>, <a href="Mikrocontroller" title="Mikrocontroller">Mikrocontrollern</a> oder Steuerungen bezieht sich hier der Begriff <a href="Computerprogramm" title="Computerprogramm">Programmierung</a> nicht nur auf die Vorgabe zeitlicher Abläufe, sondern vor allem auch auf die Definition der gewünschten Schaltungsstruktur. Diese wird mittels einer <a href="Hardwarebeschreibungssprache" title="Hardwarebeschreibungssprache">Hardwarebeschreibungssprache</a> formuliert und von einer Erzeugersoftware in eine Konfigurationsdatei übersetzt, welche vorgibt, wie die physischen Elemente im FPGA verschaltet werden sollen. Man spricht daher auch von der Konfiguration des FPGA. Ohne diese hat der Baustein keine Funktion.

</p><p>FPGAs stellen eine Weiterentwicklung der <a href="Programmierbare_logische_Schaltung" title="Programmierbare logische Schaltung">PLDs</a> dar und kommen in vielen Gebieten der digitalen Elektronik zum Einsatz.

</p>

<div class="mw-heading mw-heading2"><h2 id="Anwendung">Anwendung</h2></div>

<p>Durch Konfiguration der intern vorhandenen Elemente können in einem FPGA verschiedene Schaltungen und Funktionen realisiert werden. Diese reichen von Schaltungen geringer Komplexität, wie z. B. ein einfacher <a href="Synchronz%C3%A4hler" title="Synchronzähler">Synchronzähler</a> oder Interfaces für Digitalbausteine (z. B. <a href="Glue_Logic" title="Glue Logic">Glue Logic</a>), über <a href="Speichercontroller" title="Speichercontroller">Speichercontroller</a> und vollständige <a href="Mikroprozessor" title="Mikroprozessor">Mikroprozessoren</a> bis hin zu hochkomplexen Schaltungen wie <a href="System-on-a-Chip" title="System-on-a-Chip">Systems-on-a-Chip</a>.

</p><p>FPGAs werden in allen Bereichen der Digitaltechnik eingesetzt, vor allem aber dort, wo es auf schnelle <a href="Digitale_Signalverarbeitung" title="Digitale Signalverarbeitung">digitale Signalverarbeitung</a> und flexible Änderung der Schaltung ankommt, um beispielsweise nachträgliche Verbesserungen an den implementierten Funktionen vornehmen zu können, ohne dabei direkt die Hardware ändern zu müssen. Ein großes Anwendungsgebiet ist die Erstellung von Prototypen in der <a href="Anwendungsspezifische_integrierte_Schaltung" title="Anwendungsspezifische integrierte Schaltung">ASIC</a>-Entwicklung zum vorherigen Test sowie auch der Bereich Maintenance bzw. <a href="Obsoleszenzmanagement" class="mw-redirect" title="Obsoleszenzmanagement">Obsoleszenzmanagement</a>, in dem es darum geht, Ersatz für alte, nicht mehr lieferbare digitale Bausteine oder <a href="Mikrocontroller" title="Mikrocontroller">Mikrocontroller</a> vorzuhalten.

</p><p>Mit der Einführung der FPGAs wurden kompakte, anwenderspezifische Schaltungen in geringen Stückzahlen ermöglicht. Heute gestatten sie die preiswerte und flexible Fertigung komplexer Systeme wie <a href="Mobilfunk" title="Mobilfunk">Mobilfunk</a>-<a href="Basisstation" title="Basisstation">Basisstationen</a> als Alternative zur teureren Auftragsfertigung durch Halbleiterhersteller.

</p><p>Neben den FPGAs existieren auch <a href="Field_Programmable_Analog_Array" title="Field Programmable Analog Array">FPAAs</a> (Field Programmable Analog Array), die nicht nur digitale, sondern vor allem <a href="Analogtechnik" title="Analogtechnik">analoge</a> Funktionsblöcke enthalten, die vom Anwender programmiert und verschaltet werden können. Es handelt sich dabei in erster Linie um <a href="Filter_(Elektrotechnik)" title="Filter (Elektrotechnik)">Filter</a> und <a href="Hochfrequenztechnik" title="Hochfrequenztechnik">HF-Bauelemente</a>.<sup id="cite_ref-1" class="reference"><a href="#cite_note-1"><span class="cite-bracket">[</span>1<span class="cite-bracket">]</span></a></sup>

</p>

<div class="mw-heading mw-heading2"><h2 id="Aufbau_und_Struktur">Aufbau und Struktur</h2></div>

<p>Die wesensbestimmende Grundstruktur eines FPGA ist ein Feld (englisch Array) aus Basisblöcken mit jeweils einer einfachen programmierbaren <a href="Lookup-Tabelle" title="Lookup-Tabelle">Lookup-Tabelle</a> (LUT) und einem 1-Bit-Register (<a href="Flipflop" title="Flipflop">Flipflop</a>). Die LUTs können, je nach Anzahl der verfügbaren Eingänge, jede <i>beliebige</i> n-stellige Binärfunktion realisieren. Die Programmierung der gewünschten Funktion erfolgt durch die Hinterlegung der definierenden <a href="Wahrheitstabelle" title="Wahrheitstabelle">Wahrheitstabelle</a> in den <a href="Static_random-access_memory" title="Static random-access memory">SRAM</a>-Zellen der LUT, die Funktionsberechnung durch das Auslesen der durch die Eingänge bestimmten Speicheradresse. Lange Zeit waren LUT-Strukturen mit 4 binären Eingängen üblich. Neuere FPGAs gehen zur Verringerung des Aufwandes an LUT-zu-LUT-Verbindungen zur Realisierung von Funktionen mit mehr Eingängen auf LUTs mit bis zu 6 Eingängen über.

</p><p>Neben den LUTs ist auf einem FPGA auch die Verschaltung der Komponenten weitgehend frei konfigurierbar. <a href="Multiplexer" title="Multiplexer">Multiplexer</a>-Strukturen in den Basisblöcken ermöglichen häufig sehr schnelle lokale Signalpfade, zur Einbindung oder Umgehung des Flipflops, zur Rückkopplung von dessen Ausgang, zur Verbindung von Nachbarblöcken und ähnlichem. Für die ferneren Verbindungen liegt zwischen den Basisblöcken ein Gitter aus immensen Busstrukturen, an das Ein- und Ausgänge angeschlossen werden können. Weitere programmierbare Schaltkomponenten in den Kreuzungspunkten des Gitters erlauben die Signalverteilung über den gesamten Chip.

</p>

<div class="mw-heading mw-heading3"><h3 id="Weitere_Komponenten">Weitere Komponenten</h3></div>

<p>Weitere oft vorzufindende Elemente von FPGA sind:

</p>

<ul><li><i>Eingangs-/Ausgangs-Blöcke</i> (englisch <i>IO-Blocks</i> oder <i>IOB</i>) dienen der Kommunikation mit der Außenwelt. Über sie werden die externen Anschlüsse des FPGA mit der internen Schaltmatrix verbunden. Sie können an die jeweilige Anwendung angepasst werden, z. B. kann die Ausgangsspannung für den jeweiligen Standard eingestellt werden (<a href="Transistor-Transistor-Logik" title="Transistor-Transistor-Logik">TTL</a>/<a href="Complementary_metal-oxide-semiconductor" title="Complementary metal-oxide-semiconductor">CMOS</a> usw.). Spezielle IOB-Blöcke mit integrierten Serializern gestatten die Anbindung an Hochgeschwindigkeits-Busse und <a href="Double_Data_Rate" title="Double Data Rate">Double-Data-Rate</a>-(DDR)-Schnittstellen.</li>

<li>Ein oder mehrere <i>Taktgeneratoren</i> erzeugen, ausgehend von an den Eingängen zur Verfügung gestellten <a href="Taktsignal" title="Taktsignal">Taktsignalen</a>, alle für die Anwendung benötigten internen Taktsignale. Diese können gegenüber den Eingangstaktsignalen in der Phase verschoben sein und besitzen eine von dem jeweiligen Eingangstaktsignal abgeleitete Frequenz. <i>Taktverstärker</i> sowie eine entsprechende Verschaltung sorgen dafür, dass jedes verwendete Taktsignal überall im Chip synchron zur Verfügung steht. Moderne FPGAs besitzen typischerweise mehrere <a href="Phase-locked_loop" class="mw-redirect" title="Phase-locked loop">Phase-locked loops</a> (PLL), mit denen sich rational gebrochene Taktfrequenzteilungen/-vervielfachungen erzeugen lassen. Den gleichen Zweck erfüllen <a href="Delay-Locked_Loop" title="Delay-Locked Loop">Delay-locked loops (DLL)</a> und digital frequency synthesizer (DFS), die manche FPGA-Hersteller gegenüber der PLL bereitstellen.</li>

<li>In vielen FPGAs sind zusätzliche festverdrahtete Funktionen enthalten, wie z. B. Speicherblöcke (sog. <i>Block <a href="Random-Access_Memory" title="Random-Access Memory">RAM</a></i>), die sich in vielfältiger Weise nutzen lassen.</li>

<li>Für Aufgaben der <a href="Digitale_Signalverarbeitung" title="Digitale Signalverarbeitung">digitalen Signalverarbeitung</a> sind viele FPGAs zusätzlich zu den normalen Logikzellen mit DSP-Blöcken ausgestattet.<sup id="cite_ref-XilinxDSP_2-0" class="reference"><a href="#cite_note-XilinxDSP-2"><span class="cite-bracket">[</span>2<span class="cite-bracket">]</span></a></sup><sup id="cite_ref-AlteraDSP_3-0" class="reference"><a href="#cite_note-AlteraDSP-3"><span class="cite-bracket">[</span>3<span class="cite-bracket">]</span></a></sup> Diese erlauben, neben der schnellen Multiplikation zweier Zahlen, auch die Verwendung als <a href="Multiply-Accumulate" title="Multiply-Accumulate">Multiply-Accumulate</a>-Blöcke, wie sie insbesondere für <a href="Digitales_Filter" class="mw-redirect" title="Digitales Filter">digitale Filter</a> und andere <a href="Faltung_(Mathematik)" title="Faltung (Mathematik)">Faltungsoperationen</a> benötigt werden. Dies ist häufig effizienter, als die zugrundeliegende Funktion aus den universellen Logik-Ressourcen des FPGA zu synthetisieren.</li>

<li>FPGAs, die aufwändige Berechnungen vollziehen sollen, verfügen über mehrere integrierte <a href="Mikrocontroller" title="Mikrocontroller">Mikrocontroller</a> in Form eines <a href="IP-Core" title="IP-Core">Hard-Cores</a>, welcher z. B. mit einem C-Programm programmiert werden kann.</li>

<li>FPGAs, die besonders hohe Speicheranforderungen haben, besitzen mehrere integrierte DDR-Speichercontroller und neben dem FPGA im gleichen Gehäuse installierte DDR-SDRAM-Blöcke mit mehreren GB Speicherkapazität. Man nennt solche integrierten Schaltungen mit mehreren Chips in einem Gehäuse auch <a href="Die_(Halbleitertechnik)" title="Die (Halbleitertechnik)">Multi-Die</a>.</li>

<li>Durch weiteres Hinzufügen von komplexen Funktionsblöcken wie <a href="Ethernet" title="Ethernet">Ethernetschnittstellen</a>, <a href="Universal_Serial_Bus" title="Universal Serial Bus">USB</a>-Controllern und DDR-Speichercontrollern entstehen <a href="System-on-a-Chip" title="System-on-a-Chip">System-on-a-Chip-Systeme</a> (SoCs), die den Aufbau vollständiger computerähnlicher Systeme ermöglichen. Die darin verwendeten unveränderlichen Schaltungen belegen sehr viel weniger Chipfläche, als die gleiche Funktion benötigt, wenn sie mit frei konfigurierbaren Logikblöcken realisiert wird. Sie sind auch erheblich stromsparender und um ein Mehrfaches schneller.</li>

<li>Hersteller wie <a href="Xilinx" title="Xilinx">Xilinx</a> bieten mittlerweile auch FPGAs an, die bereits über im Chipgehäuse untergebrachten Flash-Speicher zur Konfiguration verfügen und keinen externen Flash-Speicher mehr benötigen. Die Lade- bzw. Startzeiten des FPGA bleiben im Vergleich zu externem Speicher in etwa gleich, sind allerdings speziell vom Hersteller optimiert. Ein weiterer Vorteil ist der Schutz vor unrechtmäßigen Kopien durch das Auslesen des extern befindlichen Speichers. Derzeit und auf absehbare Zeit ist es technologisch nicht möglich, die SRAM-basierten Schalterzellen in einem FPGA direkt wie bei den viel einfacheren <a href="CPLD" class="mw-redirect" title="CPLD">CPLDs</a> durch Flash- bzw. <a href="EEPROM" class="mw-redirect" title="EEPROM">EEPROM</a>-Zellen zu ersetzen.</li></ul>

<div class="mw-heading mw-heading3"><h3 id="Unterschiede_zu_CPLDs">Unterschiede zu CPLDs</h3></div>

<p>Oft werden FPGAs mit den digitalen und ebenfalls rekonfigurierbaren <a href="CPLD" class="mw-redirect" title="CPLD">CPLD</a>-Bausteinen (Complex Programmable Logic Devices) gleichgesetzt bzw. verglichen. Die wesentlichen Unterschiede zwischen FPGAs und CPLDs sind:

</p>

<ul><li>CPLD gehört noch zur Gruppe der PAL (Programmable Array Logic) / PLA (Programmable Logic Array) / PLD (Programmable Logic Device) / GAL (Generic Array Logic), hat aber einen komplizierteren Innenaufbau im IC als PAL und GAL. Die noch neueren FPGAs gehören hingegen zu einer anderen Technologie<sup id="cite_ref-4" class="reference"><a href="#cite_note-4"><span class="cite-bracket">[</span>4<span class="cite-bracket">]</span></a></sup>. CPLDs weisen im Vergleich zu FPGAs eine wesentlich einfachere Struktur auf. Sie besitzen kein feinmaschiges Array (Feld) von Logikblöcken und Flipflops, sondern nur eine konfigurierbare Schaltmatrix, die verschiedene Eingangssignale zu verschiedenen Ausgangssignalen verbinden kann. Die Signale können dabei durch logische Operationen wie <a href="Und-Gatter" title="Und-Gatter">AND</a>/<a href="Oder-Gatter" title="Oder-Gatter">OR</a> verknüpft werden. Dadurch haben CPLDs eine vom jeweiligen Design unabhängige, konstante Signaldurchlaufzeit. Durch entsprechende Designmethoden kann auch bei FPGAs eine definierte maximale Durchlaufzeit erreicht werden (englisch <i>timing constraints</i>).</li>

<li>CPLDs weisen vergleichsweise wenige Flipflops auf. Vor allem längere Schieberegister, Zähler, Zustandsspeicher und ähnliche Schaltungen, die viele Flipflops benötigen, sind in CPLDs nur ineffizient zu realisieren.</li>

<li>CPLDs besitzen, da jeder IO-Pin ein Flipflop besitzt, meist sehr viele IO-Pins, die in vielen Anwendungen nur teilweise verwendet werden. In Anwendungen, in denen nur vergleichsweise einfache digitale Schaltungen, sogenannte <i><a href="Glue_Logic" title="Glue Logic">glue logic</a></i>, mit einem hohen Bedarf an IO-Pins Verwendung findet, sind CPLDs meist die bessere Wahl.</li>

<li>CPLDs können durch ihre einfache Struktur technologisch mit <a href="Flash-Speicher" title="Flash-Speicher">Flash-Zellen</a> in den Schaltmatrizen arbeiten. Damit ist ein CPLD sofort nach dem Einschalten (englisch Power-Up) betriebsbereit, während rekonfigurierbare FPGAs mit <a href="Static_random-access_memory" title="Static random-access memory">SRAM</a>-basierenden Zellen erst einen Ladezyklus für die Konfiguration durchlaufen müssen. Von einigen Herstellern gibt es aber seit längerem auch FPGAs in Flash-Technik. Seit Ende der 1990er Jahre ist bei den CPLDs eine Annäherung an die FPGA-SRAM-Technologie zu beobachten. Heute arbeiten die meisten CPLDs intern SRAM-basiert. Bei einigen CPLD-Familien besteht inzwischen das logische Grundelement aus dem FPGA-typischen LUT4-Flipflop-Verbund (Altera MAX II-Serie).</li>

<li>CPLDs weisen durch den einfacheren Aufbau und die geringere Größe auch einen wesentlich geringeren Stromverbrauch auf.</li></ul>

<div class="mw-heading mw-heading3"><h3 id="Konfiguration">Konfiguration</h3></div>

<p>Die Programmierung der Logikelemente kann je nach FPGA unterschiedlich gelöst werden. Man kann zwischen Methoden unterscheiden, die es ermöglichen, den FPGA mehrmals zu programmieren, und Methoden, die nur eine einmalige Programmierung zulassen. Bei den mehrmals programmierbaren FPGAs wird die Konfiguration in Speicherzellen (z. B. <a href="Static_random-access_memory" title="Static random-access memory">SRAM</a>, <a href="Erasable_Programmable_Read-Only_Memory" title="Erasable Programmable Read-Only Memory">EPROM</a>, <a href="Electrically_Erasable_Programmable_Read-Only_Memory" title="Electrically Erasable Programmable Read-Only Memory">EEPROM</a>, <a href="Flash-Speicher" title="Flash-Speicher">Flash</a>) gespeichert. Bei den einmalig programmierbaren FPGAs werden die physikalischen Eigenschaften der Verbindungswege permanent geändert (<a href="Antifuse-Technologie" title="Antifuse-Technologie">Antifuse-Technologie</a>). Diese Technologie bietet im Feld eine größere Sicherheit gegen äußere Störungen.

</p><p>Die Konfiguration der LUTs und der Verbindungsstrukturen bei SRAM-basierten FPGAs erfolgt typischerweise einmal vor jedem Einsatz, wodurch der FPGA auf eine konkrete Funktion festgelegt wird. Das ist notwendig, da der FPGA durch Abschalten der Betriebsspannung seine Konfiguration wieder verliert. Im Einsatz steht dem FPGA deshalb meist eine Art <a href="Erasable_Programmable_Read-Only_Memory" title="Erasable Programmable Read-Only Memory">EPROM</a> zur Seite, das die Konfiguration vorhält und dessen Inhalt selbst auch <a href="Softwareaktualisierung" title="Softwareaktualisierung">aktualisierbar</a> ist. Der FPGA kann sich selbst aus diesem nichtflüchtigen Speicher beladen. Alternativ kann die Konfiguration auch aktiv durch einen Microcontroller oder einen anderen FPGA erfolgen, der die Konfiguration in den FPGA schreibt.

</p><p>In der Regel behält der FPGA seine Funktion dann bis zum Abschalten bei. Mehr und mehr wird aber auch eine bereichsweise Umprogrammierung von einzelnen FPGA-Bereichen im laufenden Betrieb unterstützt, um den Platz im FPGA effektiver zu nutzen und eigentlich festverdrahtete Funktionen zu flexibilisieren.

</p><p>Der Vorgang des Konfigurierens des FPGAs wird oft auch als Programmieren bezeichnet, was jedoch eine begriffliche Überschneidung mit dem Entwurf bedingt.

</p>

<div class="mw-heading mw-heading2"><h2 id="Entwurfsschritte_und_-werkzeuge">Entwurfsschritte und -werkzeuge</h2></div>

<p>Oftmals wird bei der Entwicklung von FPGA-Schaltungen von <i>Programmierung</i> gesprochen. Der Begriff ist in diesem Kontext aber anders zu verstehen, als es von der Erstellung von Software für Prozessoren her bekannt ist. Im Rahmen des Entwicklungsprozesses erfolgt zunächst ein Schaltungsentwurf, gefolgt von einer Prüfung der entstandenen Hardwarebeschreibung mittels Simulationswerkzeugen und dann eine Implementierung (<i>Place and Route</i>) sowie ggf. laufzeitbasierende Simulation. Erst danach kann die implementierte Schaltung am realen FPGA erprobt werden.

</p>

<div class="mw-heading mw-heading3"><h3 id="Schaltungsentwurf">Schaltungsentwurf</h3></div>

<p>Erstellt wird die Konfiguration eines FPGA entweder grafisch mittels eines <a href="Schaltplan" title="Schaltplan">Schaltplans</a> (englisch <i>schematic</i>) oder textuell mit einer <a href="Hardwarebeschreibungssprache" title="Hardwarebeschreibungssprache">Hardwarebeschreibungssprache</a>. Dies sind primär <a href="Very_High_Speed_Integrated_Circuit_Hardware_Description_Language" title="Very High Speed Integrated Circuit Hardware Description Language">VHDL</a> oder <a href="Verilog" title="Verilog">Verilog</a>, welche die gesamte Funktion der Schaltung in Form von Strukturen und Abläufen beschreibt. Die Strukturen und die Verschaltung derselben kann dabei durch Text oder graphische Werkzeuge erfolgen, die ähnlich einem Schaltplaneditor arbeiten. Ein typisches Werkzeug ist der HDL-Designer. Daneben bieten fast alle Hersteller in ihrer tool chain grafische Entwurfswerkzeuge an.

</p><p>Die im FPGA erforderlichen Ablaufsteuerungen lassen sich durch <a href="Endlicher_Automat" title="Endlicher Automat">endliche Automaten</a> darstellen. Der beschreibende Code wird entweder als HDL eingegeben oder ebenfalls mit einem grafischen Entwurfswerkzeug in einem Zwischenschritt automatisch erzeugt.

</p><p>Darüber hinaus lassen sich mit herstellerunabhängigen grafischen Programmiersystemen wie <a href="LabVIEW" title="LabVIEW">LabVIEW</a>, <a href="Matlab" title="Matlab">Matlab</a>/<a href="Simulink" title="Simulink">Simulink</a> oder dem kostenfreien Logiflash<sup id="cite_ref-5" class="reference"><a href="#cite_note-5"><span class="cite-bracket">[</span>5<span class="cite-bracket">]</span></a></sup> Schaltungsmodule und Abläufe für einen FPGA automatisch erstellen.

</p><p>In den letzten Jahren versuchten mehrere Projekte, Hardwareimplementierungen für <a href="Anwendungsspezifische_integrierte_Schaltung" title="Anwendungsspezifische integrierte Schaltung">ASICs</a>, FPGAs und <a href="Complex_Programmable_Logic_Device" title="Complex Programmable Logic Device">CPLDs</a> mit der <a href="C_(Programmiersprache)" title="C (Programmiersprache)">Programmiersprache C</a> (HardwareC, HandelC, BachC) zu beschreiben. Aktuelle Ansätze bauen direkt auf den weit verbreiteten Standardsprachen ANSI C bzw. <a href="C%2B%2B" title="C++">C++</a> oder <a href="Python_(Programmiersprache)" title="Python (Programmiersprache)">Python</a> (mit MyHDL<sup id="cite_ref-6" class="reference"><a href="#cite_note-6"><span class="cite-bracket">[</span>6<span class="cite-bracket">]</span></a></sup>) auf. Für <a href="SystemC" title="SystemC">SystemC</a> existieren keine Synthesetools, der praktische Nutzen für konkrete FPGA-Entwicklungen liegt bei der abstrakten Verhaltensmodellierung und deutlich beschleunigten Systemsimulationen, weshalb es dort zum weitverbreiteten Industriestandard avanciert ist. Es gibt auch High-Level-Synthese-Werkzeuge, um aus Hochsprachen (C/C++, MATLAB, <a href="Java_(Programmiersprache)" title="Java (Programmiersprache)">Java</a>, <a href="Python_(Programmiersprache)" title="Python (Programmiersprache)">Python</a>, <a href="Unified_Modeling_Language" title="Unified Modeling Language">UML</a>) einen Entwurf auf <a href="Registertransferebene" title="Registertransferebene">Registertransferebene</a> (<a href="Very_High_Speed_Integrated_Circuit_Hardware_Description_Language" title="Very High Speed Integrated Circuit Hardware Description Language">VHDL</a>, <a href="Verilog" title="Verilog">Verilog</a>) zu erzeugen. Beispiele sind Catapult C Synthesis von <a href="Mentor_Graphics" title="Mentor Graphics">Mentor Graphics</a>, CoDeveloper von Impulse Accelerated Technologies, Cynthesizer von Forte Design Systems oder das oben erwähnte freie MyHDL.

</p><p>Herstellerspezifische Sprachen wie Altera-HDL (AHDL) oder auch die kaum noch verwendete Hardwarebeschreibungssprache <a href="Advanced_Boolean_Expression_Language" class="mw-redirect" title="Advanced Boolean Expression Language">ABEL</a> wurden ebenso genutzt wie UDL/I (Japan).

</p><p>Zur Integration <a href="Eingebettetes_System" title="Eingebettetes System">eingebetteter Systeme</a> in FPGAs gibt es Werkzeuge, die eine Konstruktion auf Funktionsblockebene anbieten, z. B. Xilinx EDK (Embedded Development Kit). Funktionsblöcke wie <a href="First_In_%E2%80%93_First_Out" title="First In – First Out">FIFOs</a>, Prozessoren, serielle Schnittstellen, Ethernet-MAC-Layer, RAM-Controller, Parallel-IO etc. werden vom Hersteller zur Verfügung gestellt. Diese Funktionseinheiten, <a href="IP-Core" title="IP-Core">IP-Core</a> genannt, liegen manchmal als Quellcode, oder meist als verschlüsselte Netzliste vor und sind in der Regel parametrierbar (z. B. Baudrate bei seriellen asynchronen Schnittstellen oder Fifo-Tiefe oder Breite der Parallelschnittstelle). Diese werden über Busse mit anderen Funktionseinheiten verbunden.

</p><p>Für FPGAs wird beim Schaltungsentwurf ein synchrones <a href="Schaltungsdesign" class="mw-redirect" title="Schaltungsdesign">Schaltungsdesign</a> empfohlen, wenngleich nicht zwingend erforderlich. Das bedeutet: An allen <a href="Flipflop" title="Flipflop">Flipflops</a> in einer sogenannten <i>Takt-Domäne</i> (englisch <i>clock domain</i>) liegt der gleiche Takt. Gesteuert wird die Datenübernahme in ein FPGA-Flipflop am besten nur über die zusätzlich vorhandenen <i>Clock Enable</i>-Eingänge und nicht über geteilte Taktsignale (englisch <i>gated clocks</i>). Das vermeidet schwer handhabbare Laufzeiteffekte. Manche FPGAs bieten spezielle Umschalter an, die das garantiert störungsfreie (<a href="Glitch_(Elektronik)" title="Glitch (Elektronik)"><i>glitch-freie</i></a>) Wechseln zwischen verschiedenen Taktquellen im Betrieb erlauben.

</p>

<div class="mw-heading mw-heading3"><h3 id="Simulation">Simulation</h3></div>

<p>Nach und während der Erstellung der Beschreibung erfolgt regelmäßig eine funktionale <a href="Schaltungssimulation" title="Schaltungssimulation">Simulation</a> in der Entwicklungssoftware, bei der sichergestellt wird, dass die gewünschten Abläufe eingehalten und alle Elemente korrekt verbunden sind. Die erstellte Hardwarebeschreibung wird dazu wie ein konventionelles Programm interpretiert, compiliert und von einer Simulationssoftware ausgeführt. Dabei handelt es sich entweder um eine interne Komponente der Entwicklungssoftware oder ein externes Programm, wie z. B. ModelSim.<sup id="cite_ref-7" class="reference"><a href="#cite_note-7"><span class="cite-bracket">[</span>7<span class="cite-bracket">]</span></a></sup> Das Augenmerk liegt bei diesem Schritt hauptsächlich auf der logischen Schaltungsfunktion. Es wird z. B. geprüft, dass Schaltfunktionen unter allen Randbedingungen in der gewünschten Weise ablaufen und Ergebnisse, die in Registern gespeichert werden, zum richtigen Zeitpunkt gelesen und verrechnet werden. Dazu wird für die gesamte Schaltung und bedarfsweise einzelne Module eine Testbench erstellt, welche das Logikdesign mit Daten füttert und unterschiedliche Betriebsfälle abdeckt.

</p>

<div class="mw-heading mw-heading3"><h3 id="Implementierung_und_Test">Implementierung und Test</h3></div>

<p>Ausgehend von einer verifizierten Logikschaltung erfolgt dann ein Umsetzen der Netzliste für das konkrete FPGA, wobei auch externe Funktionsblöcke, die von Drittanbietern angeboten werden und bisher nur als black box existierten, eingefügt werden. Ebenso können bei diesem Schritt Teilschaltungen, die zum Testen des FPGAs gedacht sind, wie integrierte Logic Analyzer, hinzugefügt werden. Ein sogenanntes <a href="Synthese_(Elektrotechnik)" title="Synthese (Elektrotechnik)">Synthesewerkzeug</a> führt dazu diese Beschreibung wie ein Programm aus und erstellt in mehreren Schritten für den gewünschten Baustein eine spezifische <a href="Netzliste" title="Netzliste">Netzliste</a> unter Nutzung der in diesem Baustein verfügbaren Ressourcen.

</p><p>Unter Anwendung weiterer Randbedingungen wie Platzierungsanweisungen und Zeitvorgaben, erfolgt dann letztlich das Verteilen der Funktionsblöcke für den konkreten FPGA. Nach diesem Schritt können konkrete Annahmen über das Laufzeitverhalten gemacht werden (statische Timing-Analyse) und so die Einhaltung zeitlicher Anforderungen, insbesondere der Setz- und Haltezeiten (<span style="font-style:normal;font-weight:normal"><a href="Englische_Sprache" title="Englische Sprache">englisch</a></span> <span lang="en-Latn" style="font-style:italic">setup time</span> und <span style="font-style:normal;font-weight:normal"><a href="Englische_Sprache" title="Englische Sprache">englisch</a></span> <span lang="en-Latn" style="font-style:italic">hold time</span>), überprüft werden. Zeigt die Analyse Abweichungen (<span style="font-style:normal;font-weight:normal"><a href="Englische_Sprache" title="Englische Sprache">englisch</a></span> <span lang="en-Latn" style="font-style:italic">timing violations</span>), muss die Hardwarebeschreibung geändert und das Design neu synthetisiert werden, unter Umständen mehrmals. Danach folgt das Umsetzen in eine Binärdatei (<span style="font-style:normal;font-weight:normal"><a href="Englische_Sprache" title="Englische Sprache">englisch</a></span> <span lang="en-Latn" style="font-style:italic">programming file</span>) zum Konfigurieren des FPGAs. Sofern vorgesehen, wird in einem weiteren Schritt eine Binärdatei zum Beladen des Flash-Speichers erzeugt.

</p>

<div class="mw-heading mw-heading2"><h2 id="Anwendungsbeispiele">Anwendungsbeispiele</h2></div>

<p>FPGAs haben seit ihren Anfängen ihren Anwendungsbereich von der klassischen „<a href="Glue_Logic" title="Glue Logic">Glue-Logic</a>“, also der reinen Verbindungslogik zwischen verschiedenen digitalen Bausteinen, zunehmend erweitert und werden heute auch bei mittleren Stückzahlen für die Realisierung komplexer digitaler Schaltungen bis hin zu kompletten digitalen Systemen eingesetzt. Durch die Rekonfigurierbarkeit von FPGAs direkt beim Endanwender besteht darüber hinaus der wesentliche Vorteil, auf aktuelle technische Entwicklungen reagieren zu können und die digitalen Schaltungen durch Updates anpassen zu können, ohne direkt die zugrundeliegende Hardware der FPGA-Chips verändern zu müssen.

</p><p>FPGAs werden beispielsweise zur Echtzeit-Verarbeitung von einfachen bis komplexen Algorithmen genutzt, zur <a href="Digitale_Signalverarbeitung" title="Digitale Signalverarbeitung">digitalen Signalverarbeitung</a> im Rahmen von <a href="Digitales_Filter" class="mw-redirect" title="Digitales Filter">digitalen Filtern</a> oder zur <a href="Schnelle_Fourier-Transformation" title="Schnelle Fourier-Transformation">schnellen Fourier-Transformation</a>. Aber auch Protokoll-Implementierungen wie Teile des <a href="Ethernet" title="Ethernet">Ethernet</a>-MAC-Layers, die Kodierung von digitalen Videosignalen, die Verschlüsselung von Daten und <a href="Fehlerkorrekturverfahren" title="Fehlerkorrekturverfahren">Fehlerkorrekturverfahren</a> sind Anwendungsgebiete.

</p><p>Besonders in Bereichen, in denen Algorithmen bzw. Protokolle einer schnellen Weiterentwicklung unterliegen, ist die Verwendung rekonfigurierbarer FPGAs statt ASICs angebracht. Die Vorteile sind schnelle Marktreife, die Möglichkeit nachfolgender Fehlerbehebungen, Anpassung an neue Entwicklungen.

</p><p>Für einige Klassen von Rechenproblemen sind auch FPGA-basierte Parallelcomputer sehr geeignet. Das wahrscheinlich bekannteste Beispiel sind FPGA-Rechner zum Brechen kryptographischer Verfahren, wie dem <a href="Data_Encryption_Standard" title="Data Encryption Standard">Data Encryption Standard</a> (DES). Der aus 120 FPGAs bestehende Parallelrechner <a href="Copacobana" title="Copacobana">Copacobana</a> ist ein solcher Parallelcomputer zum Codebrechen.

</p><p>Die inzwischen erreichbare Anzahl von Logikblöcken erlaubt die Integration mehrerer eingebetteter Computersysteme in einen einzigen FPGA-Baustein inklusive CPU(s), Bussystem(en), RAM, ROM, RAM-Controller, Peripherie-Controller etc. Solche kompletten Systeme werden als <a href="System-on-a-Chip" title="System-on-a-Chip">System-on-a-Chip</a> (SoC) bezeichnet. Auf Grund ihrer Rekonfigurierbarkeit bilden die

SRAM- und Flash-basierten FPGAs die Grundlage für <a href="Reconfigurable_Computing" title="Reconfigurable Computing">rekonfigurierbare Computer</a>.

</p><p><a href="Oszilloskop#Digitales_Oszilloskop" title="Oszilloskop">Digitale Speicheroszilloskope</a> werden oft mit FPGAs realisiert, da deren Stückzahlen meist zu gering sind, um für alle schnellen Komponenten einen ASIC zu entwerfen. Diese verwenden pro Kanal mehrere <a href="A/D-Wandler" class="mw-redirect" title="A/D-Wandler">A/D-Wandler</a> parallel, welche das zu messende Signal phasenverschoben abtasten. Das erfordert ein sehr hohes Maß an paralleler Datenverarbeitung und -speicherung, wofür FPGAs gut geeignet sind. Oszilloskope auf FPGA-Basis können beispielsweise auf sehr kurze Impulse unterhalb der Abtastrate der A/D-Wandler triggern oder diese zählen.

</p><p>Ein Vorteil bei der Verwendung von FPGAs liegt generell auch darin, dass anders als bei <a href="Digitaler_Signalprozessor" title="Digitaler Signalprozessor">DSPs</a> verhältnismäßig geringe Entwicklungskosten bei Neuentwürfen entstehen, falls einer der verwendeten ICs nicht mehr erhältlich ist und dessen Funktion in einen existenten Baustein integriert werden kann.

</p><p>FPGAs werden sehr häufig auch als Entwicklungsplattform für den digitalen Teil von ASICs verwendet, um die Funktion zu verifizieren. Das ist nötig, da aufgrund der Komplexität heutiger Schaltungen alleinige Simulationen zu zeitaufwändig wären.

</p><p>Viele Veröffentlichungen aus unterschiedlichsten Anwendungsgebieten berichten über Migration einer Anwendung von Software nach <a href="Configware" title="Configware">Configware</a> mit Beschleunigungsfaktoren von einer bis zu vier Größenordnungen. Deshalb finden FPGAs Eingang beim <a href="Reconfigurable_Computing" title="Reconfigurable Computing">Reconfigurable Computing</a> und beim Ersatz von Mikrocontrollern.

</p><p>Ein besonders auf FPGA-Entwicklungsysteme zugeschnittener Tochterkartenstandard ist die <a href="FPGA_Mezzanine_Card" title="FPGA Mezzanine Card">FPGA Mezzanine Card</a>.

</p><p>FPGAs kommen auch beim <a href="Mining_Rig" title="Mining Rig">Krypto-Mining</a> zum Einsatz. Dabei werden Kryptowährungen wie beispielsweise <a href="Bitcoin" title="Bitcoin">Bitcoin</a>, <a href="Litecoin" title="Litecoin">Litecoin</a>, <a href="Ethereum" title="Ethereum">Ethereum</a> oder <a href="Monero" title="Monero">Monero</a> „geschürft“.<sup id="cite_ref-wallstre-371526_8-0" class="reference"><a href="#cite_note-wallstre-371526-8"><span class="cite-bracket">[</span>8<span class="cite-bracket">]</span></a></sup>

</p><p>Die Hardwareplattform MiSTer benutzt FPGAs, um eine große Anzahl an älteren Computern, Spielkonsolen und Arcade-Automaten zu simulieren.

</p>

<div class="mw-heading mw-heading2"><h2 id="Geschichte">Geschichte</h2></div>

<p>Als <i>Field Programmable Gate Array</i> wurden zunächst zu Beginn der 1980er Jahre einfache Anordnungen von Logikgattern bezeichnet, z. B. das <i>82S150/151</i> (<a href="Signetics" title="Signetics">Signetics</a>, <a href="Valvo" title="Valvo">Valvo</a>). Dabei handelte es sich um Schaltungen ohne Flipflops oder Lookup-Tabellen, welche mittels <a href="One_Time_Programmable" title="One Time Programmable">Fuse-Technologie</a> einmalig programmiert werden konnten.<sup id="cite_ref-SigneticsFusedLogic_9-0" class="reference"><a href="#cite_note-SigneticsFusedLogic-9"><span class="cite-bracket">[</span>9<span class="cite-bracket">]</span></a></sup> FPGAs im heutigen Sinne entwickelten sich Mitte der 1980er Jahre als eigener Teilbereich von <a href="Halbleiterbauelement" class="mw-redirect" title="Halbleiterbauelement">Halbleiterbauelementen</a>. Als Vorläufer der FPGAs kann entfernt die schaltungstechnische Kombination von <a href="Programmable_Read-Only_Memory" title="Programmable Read-Only Memory">Programmable Read-Only Memory</a> (PROM) und <a href="Programmierbare_logische_Schaltung" title="Programmierbare logische Schaltung">programmierbaren logischen Schaltungen</a> (<span style="font-style:normal;font-weight:normal"><a href="Englische_Sprache" title="Englische Sprache">englisch</a></span> <span lang="en-Latn" style="font-style:italic">programmable logic device, PLD</span>) betrachtet werden.<sup id="cite_ref-fhist1_10-0" class="reference"><a href="#cite_note-fhist1-10"><span class="cite-bracket">[</span>10<span class="cite-bracket">]</span></a></sup> Die Kombination von reprogrammierbaren Speicherelementen zur Realisierung von logischen Verknüpfungen in Form eines „Array“ auf einem Halbleiterchip wurde von David Westminster Page und LuVerne R. Peterson 1985 patentiert, aber nicht kommerziell umgesetzt.<sup id="cite_ref-pat1_11-0" class="reference"><a href="#cite_note-pat1-11"><span class="cite-bracket">[</span>11<span class="cite-bracket">]</span></a></sup><sup id="cite_ref-pat2_12-0" class="reference"><a href="#cite_note-pat2-12"><span class="cite-bracket">[</span>12<span class="cite-bracket">]</span></a></sup>

</p><p>Der erste kommerziell verfügbare FPGA war der Baustein <i>XC2064</i>, der von <a href="Ross_Freeman" title="Ross Freeman">Ross Freeman</a> und Bernard Vonderschmitt, beide Gründer des Unternehmens <a href="Xilinx" title="Xilinx">Xilinx</a>, im Jahr 1985 entwickelt wurde.<sup id="cite_ref-clarke1_13-0" class="reference"><a href="#cite_note-clarke1-13"><span class="cite-bracket">[</span>13<span class="cite-bracket">]</span></a></sup> Der XC2064 bestand aus 64 konfigurierbaren Logikblöcken, sogenannten <a href="Configurable_Logic_Block" title="Configurable Logic Block">Configurable Logic Blocks</a> (CLBs), mit je einer <a href="Lookup-Tabelle" title="Lookup-Tabelle">Lookup-Tabelle</a> (LUT) mit drei Eingängen. Die Logikblöcke waren in einer 8×8-Matrix (Array) angeordnet und konnten über schaltbare Verbindungsleitungen kontaktiert werden. Im Jahr 2009 wurde Freeman für die Entwicklung des ersten FPGAs in die US-amerikanische <a href="National_Inventors_Hall_of_Fame" title="National Inventors Hall of Fame">National Inventors Hall of Fame</a> aufgenommen.<sup id="cite_ref-NIHF1_14-0" class="reference"><a href="#cite_note-NIHF1-14"><span class="cite-bracket">[</span>14<span class="cite-bracket">]</span></a></sup>

</p>

<div class="mw-heading mw-heading2"><h2 id="Vergleiche">Vergleiche</h2></div>

<div class="mw-heading mw-heading3"><h3 id="Mikroprozessoren">Mikroprozessoren</h3></div>

<p>FPGAs bilden je nach Konfiguration beliebige Anordnungen digitaler Schaltungsfunktionen ab und bieten damit grundsätzlich die Möglichkeit, Informationen vollkommen parallel zu verarbeiten. So können die anfallenden Datenflüsse in Bandbreite und Informationstiefe optimal einander angepasst werden. Schnell zu erfassende Signale werden dabei oft voll parallel mit Kopien identischer Schaltungsblöcke, langsamer auftretende Signale vermehrt zyklisch mit einer einzigen Schaltung und damit platzsparend verarbeitet.

</p><p>Externe Prozessoren können dagegen mit wenig Hardware sehr komplexe und verschachtelte Programme sequentiell abarbeiten. Bei einem FPGA müsste für jede Operation ein eigenes Stück Hardware synthetisiert werden, wobei sich die eingeschränkte Anzahl an Logikgattern begrenzend auswirkt, zudem ist der Aufbau einer vergleichbar flexiblen Struktur äußerst schwierig und zeitaufwändig. Daher bedient man sich bei komplexeren Aufgaben einer sogenannten soft core CPU, die in das FPGA-Design eingebunden wird. Diese gleicht den externen CPUs und stellt eine standardisierte Struktur bereit, die in klassischer Weise in <a href="C_(Programmiersprache)" title="C (Programmiersprache)">C</a> programmiert werden. Heutige FPGAs sind teilweise so leistungsfähig, dass man eine Vielzahl an 8-, 16- oder 32-Bit-CPU-Kernen integrieren kann. Allerdings beanspruchen komplexere CPU-Kerne je nach Konfiguration recht viele Logikressourcen, was sich neben den Kosten in relativ geringer Verarbeitungsleistung verglichen mit Standardprozessoren niederschlägt. Daher gibt es inzwischen FPGAs, die einen oder mehrere hardware-basierte CPU-Kerne enthalten. Nach ersten Anläufen mit <a href="ARM-Architektur" title="ARM-Architektur">ARM</a>-9 (Altera) und <a href="PowerPC" title="PowerPC">PowerPC</a>405 (Xilinx) geht der Trend seit 2010 in Richtung ARM-Cortex-Architektur. Bei Altera und Xilinx haben sich sogenannte SoC-FPGAs mit Dual-Core-Cortex-A9 und fest integrierter Peripherie etabliert. Xilinx bietet in der High-End-Klasse mit der UltraScale-Familie Bausteine an, die zwei CPU-Cluster (QuadCore Cortex-A53 und DualCore Cortex-R5) enthalten. <a href="Microsemi" title="Microsemi">Microsemi</a> hingegen integriert <a href="RISC-V" title="RISC-V">RISC-V</a> Prozessoren (vier Linux-taugliche RV64GC-Kerne und einen RV64IMAC-Kern für Echtzeitanwendungen) in seine Polar-Fire-Familie.

</p><p>Im Gegensatz zu FPGAs sind Single-Core-Prozessoren reine endliche <a href="Zustandsautomat" class="mw-redirect" title="Zustandsautomat">Zustandsautomaten</a>, die mit einer festgelegten Hardware auskommen müssen und ihr Programm sequentiell abarbeiten, woraus sich auch wesentliche Unterschiede bei der Implementierung von Algorithmen ergeben.

Mikroprozessorbausteine beinhalten neben dem eigentlichen Prozessorwerk in der Regel eine feste Peripherie, die direkt genutzt werden kann, und für viele Standardanwendungen ausreichend ist.

</p><p>Ältere Prozessoren (wie der wie zum Beispiel der Intel i7-3930K aus dem Jahr 2011) mit <a href="SIMD" class="mw-redirect" title="SIMD">SIMD</a>-Befehlen verarbeiten bis zu 192 einfach genaue 32-Bit-<a href="Gleitkomma" class="mw-redirect" title="Gleitkomma">Gleitkommabefehle</a> parallel (96 Additionen + 96 Multiplikationen), was einem theretischen Durchsatz von 300 GFlops entspricht. Aktuelle Prozessoren (wie z. B. der AMD EPYC 9655P) liefern bis zu 16.000 GFlops, aktuelle Graphikkarten (<a href="Nvidia" title="Nvidia">Nvidia</a> RTX Pro 600) bis zu 126.000 TFlops.

Aktuelle FPGAs können mit Taktfrequenzen von 500 MHz zehntausende Festkommaadditionen (bis 48 bit) und tausende Festkommamultiplikationen (bis 18 × 25 bit) zur gleichen Zeit ausführen. Damit ist für Aufgaben, die sich mit Festkommaarithmetik bearbeiten lassen, eine um den Faktor 2 bis 3 höhere Verarbeitungsleistung möglich, bei deutlich geringerer Leistungsaufnahme.

</p>

<div class="mw-heading mw-heading3"><h3 id="Vor-_und_Nachteile_im_Vergleich_zu_anwendungsspezifischen_integrierten_Schaltungen_(ASIC)"><span id="Vor-_und_Nachteile_im_Vergleich_zu_anwendungsspezifischen_integrierten_Schaltungen_.28ASIC.29"></span>Vor- und Nachteile im Vergleich zu anwendungsspezifischen integrierten Schaltungen (ASIC)</h3></div>

<div class="mw-heading mw-heading4"><h4 id="Vorteile">Vorteile</h4></div>

<ul><li>Deutlich geringere Entwicklungskosten (im Gegensatz zu <a href="Anwendungsspezifische_integrierte_Schaltung" title="Anwendungsspezifische integrierte Schaltung">ASICs</a> werden keine Masken mit sehr hohen Fixkosten benötigt).</li>

<li>bei Prototypen und Kleinserien sehr kostengünstig.</li>

<li>Dynamisches, applikationsspezifisches Laden unterschiedlicher Hardware-Designs.</li>

<li>Kürzere Implementierungszeiten.</li>

<li>Einfach korrigier- und erweiterbar (rekonfigurierbar).</li>

<li>Geringeres Designrisiko, da es nicht lange vor der Hardwareauslieferung fertig sein muss</li>

<li>flexible IO-Ports und Standards, d. h. bei technischen Änderungen der Umgebung anpassbar.</li></ul>

<div class="mw-heading mw-heading4"><h4 id="Nachteile">Nachteile</h4></div>

<ul><li>Ab mittleren Stückzahlen höherer Stückpreis (als ASICs).</li>

<li>Geringere Taktraten (aktuell verfügbar bis 1,5 GHz, typisch werden 20–500 MHz realisiert; digitale ASICs bieten >3 GHz).</li>

<li>Geringere Logikdichte (ca. 10-facher Flächenbedarf gegenüber ASIC gleicher Technologie).</li>

<li>Geringere mögliche Komplexität der programmierbaren Logik.</li>

<li>Deutlich höherer Leistungsbedarf für gleiche Menge an Logik bzw. Funktionen.</li>

<li>Höhere Empfindlichkeit gegenüber Teilchenstrahlung und elektromagnetischen Wellen (da über RAM-Zellen und nicht durch Hartverdrahtung programmiert).</li>

<li>Geringere Flexibilität, was Ausstattung z. B. mit eingebettetem Speicher oder analogen Elementen angeht, aber auch bei IO-Buffern.</li>

<li>Der kürzere Designzyklus und die Möglichkeit, sehr spät noch Fehler korrigieren zu können, verleiten dazu, im Vorfeld weniger funktionale Tests durchzuführen.</li>

<li><a href="Statisches_RAM" class="mw-redirect" title="Statisches RAM">SRAM</a>-basierte FPGAs (das sind z. B. alle von den Marktführern <a href="Xilinx" title="Xilinx">Xilinx</a> und <a href="Altera" title="Altera">Altera</a> angebotenen) müssen bei jeder Spannungsunterbrechung neu geladen werden. Das bedeutet, dass die Funktionalität nicht direkt nach dem Einschalten zur Verfügung steht. Das Laden kann – je nach eingesetzter Technik – bis zu einigen Sekunden dauern. Handelt es sich nicht um spezielle FPGAs mit integriertem Flashspeicher, sind dazu zusätzliche, externe Komponenten notwendig, z. B. ein herstellerspezifisches <a href="EEPROM" class="mw-redirect" title="EEPROM">EEPROM</a> oder <a href="Flash-Speicher" title="Flash-Speicher">Flash-Speicher</a>, das die Konfiguration enthält oder ein <a href="Mikrocontroller" title="Mikrocontroller">Mikrocontroller</a> mit zusätzlichem Flash-Speicher, der den Ladevorgang durchführt.</li></ul>

<div class="mw-heading mw-heading2"><h2 id="Hersteller_von_FPGAs">Hersteller von FPGAs</h2></div>

<ul><li>Aeroflex – Strahlungsresistente FPGAs</li>

<li>Achronix Semiconductor – Sehr schnelle FPGAs (bis 1,5 GHz) in 22 nm</li>

<li>Abound Logic – Stromsparende FPGAs mit hoher Logikdichte</li>

<li><a href="Altera" title="Altera">Altera</a> (<a href="Intel" title="Intel">Intel</a>) – seit 1983 FPGA-Produzent. Anbieter eines Migrationspfads vom FPGA MAX10, Cyclone, Arria, Agilex und Stratix bis zu strukturierten ASICs</li>

<li>Cologne Chip AG – Deutscher Anbieter von Low-Power FPGAs mit neuartiger Architektur.</li>

<li>Efinix – Anbieter von Low-Power-SRAM-FPGAs mit einzigartiger Quantum-Architektur für geringe Verlustleistung und kleine Gehäuse.</li>

<li>GOWIN Semiconductor – FPGAs mit geringer Zahl an Logikblöcken, nichtflüchtige und SRAM-basierte, <a href="System-on-a-Chip" title="System-on-a-Chip">SoC</a> mit Bluetooth</li>

<li><a href="Lattice_Semiconductor_Corporation" title="Lattice Semiconductor Corporation">Lattice</a> – Anbieter eines freien 32 Bit-<a href="Open_Source" title="Open Source">Open-Source</a>-SoftCore-Prozessors sowie von <a href="Generic_Array_Logic" class="mw-redirect" title="Generic Array Logic">GAL</a>-Technik. Hat SiliconBlue aufgekauft<sup id="cite_ref-15" class="reference"><a href="#cite_note-15"><span class="cite-bracket">[</span>15<span class="cite-bracket">]</span></a></sup> (Stromsparende FPGAs der iCE Familie)</li>

<li><a href="Microchip_Technology" title="Microchip Technology">Microchip</a> (früher: <a href="Atmel" title="Atmel">Atmel</a> & <a href="Actel" title="Actel">Actel</a> bzw. <a href="Microsemi" title="Microsemi">Microsemi</a>) – FPGAs, auch mit zusätzlich integriertem RAM und AVR-Mikrocontroller</li>

<li>NanoXplore – Strahlungsresistente FPGAs</li>

<li>QuickLogic – seit 1988 Anbieter von stromsparenden FPGAs</li>

<li><a href="Xilinx" title="Xilinx">Xilinx</a> (seit 2022: AMD) – seit 1984 FPGA-Produzent. Marktführer, bietet das am weitesten ausgebaute <a href="SOPC" class="mw-redirect" title="SOPC">SOPC</a>-System, 2022 von AMD übernommen</li></ul>

<div class="mw-heading mw-heading2"><h2 id="Siehe_auch">Siehe auch</h2></div>

<ul><li><a href="CRUVI_FPGA_Card" title="CRUVI FPGA Card">CRUVI FPGA Card</a> FPGA-Tochterkartenstandard</li></ul>

<div class="mw-heading mw-heading2"><h2 id="Literatur">Literatur</h2></div>

<ul><li>Rajeev Murgai u. a.: <i>Logic Synthesis for Field-Programmable Gate Arrays.</i> Springer, 2012, ISBN 978-1-4613-5994-4.</li>

<li>Zoran Salcic u. a.: <i>Digital Systems Design and Prototyping Using Field Programmable Logic.</i> Springer, 1997/2013, ISBN 978-1-4613-7807-5.</li>

<li>Uwe Meyer-Baese: <i>Digital Signal Processing with Field Programmable Gate Arrays (Signals and Communication Technology).</i> 4th Edition, 2014, Springer, ISBN 978-3-642-45308-3.</li>

<li>Esteban Tlelo Cuautle u. a.: <i>Engineering Applications Of Fpgas (Chaotic Systems, Artificial Neural Networks, Random Number Gener...).</i> Springer, 2016, ISBN 978-3-319-34113-2.</li></ul>

<div class="mw-heading mw-heading2"><h2 id="Weblinks">Weblinks</h2></div>

<div class="sisterproject" style="margin:0.1em 0 0 0;"><div class="noresize noviewer" style="display:inline-block; line-height:10px; min-width:1.6em; text-align:center;" aria-hidden="true" role="presentation"><span class="mw-default-size" typeof="mw:File"><span title="Commons"></span></span></div><b><span class=""><a class="external text" href="https://commons.wikimedia.org/wiki/Category:Field-programmable_gate_arrays?uselang=de"><span lang="en">Commons</span>: Field-programmable gate arrays</a></span></b> – Sammlung von Bildern, Videos und Audiodateien</div>

<ul><li><a rel="nofollow" class="external text" href="https://www.mikrocontroller.net/articles/FPGA">FPGA-Grundlagen</a> bei mikrocontroller.net</li>

<li><a rel="nofollow" class="external text" href="http://www.fpga-faq.org/">FAQ von comp.arch.fpga</a> Liste mit häufig gestellten Fragen (englisch)</li>

<li><a rel="nofollow" class="external text" href="http://so-logic.net/en/knowledgebase/fpga_universe">FPGA-Datenbank</a> des Unternehmens So-Logic (englisch)</li>

<li><a rel="nofollow" class="external text" href="https://www.computerhistory.org/siliconengine/pal-user-programmable-logic-devices-introduced/">Zur Einführung von FPGA in den US-Markt</a> auf computerhistory (englisch)</li></ul>

<div class="mw-heading mw-heading2"><h2 id="Einzelnachweise">Einzelnachweise</h2></div>

<li id="cite_note-1"><span class="mw-cite-backlink"><a href="#cite_ref-1">↑</a></span> <span class="reference-text"><span class="cite">Martin J. W. Schubert: <a rel="nofollow" class="external text" href="https://silo.tips/downloadFile/praktikumsversuch-field-programmable-analog-array-fpaa"><i>Praktikumsversuch – Field Programmable Analog Array (FPAA).</i></a> (PDF; 445 kB) Electronics Laboratory Regensburg University of Applied Sciences,<span class="Abrufdatum"> abgerufen am 25. Juli 2020</span> (englisch).</span><span style="display: none;" class="Z3988" title="ctx_ver=Z39.88-2004&rft_val_fmt=info%3Aofi%2Ffmt%3Akev%3Amtx%3Adc&rfr_id=info%3Asid%2Fde.wikipedia.org%3AField+Programmable+Gate+Array&rft.title=Praktikumsversuch+%E2%80%93+Field+Programmable+Analog+Array+%28FPAA%29&rft.description=Praktikumsversuch+%E2%80%93+Field+Programmable+Analog+Array+%28FPAA%29&rft.identifier=https%3A%2F%2Fsilo.tips%2FdownloadFile%2Fpraktikumsversuch-field-programmable-analog-array-fpaa&rft.creator=Martin+J.+W.+Schubert&rft.publisher=Electronics+Laboratory+Regensburg+University+of+Applied+Sciences&rft.language=en"> </span></span>

</li>

<li id="cite_note-XilinxDSP-2"><span class="mw-cite-backlink"><a href="#cite_ref-XilinxDSP_2-0">↑</a></span> <span class="reference-text"><a rel="nofollow" class="external text" href="https://www.xilinx.com/support/documentation/user_guides/ug479_7Series_DSP48E1.pdf">Xilinx User Guide: <i>7 Series DSP48E1 Slice</i></a> (PDF, abgerufen am 10. Oktober 2020)</span>

</li>

<li id="cite_note-AlteraDSP-3"><span class="mw-cite-backlink"><a href="#cite_ref-AlteraDSP_3-0">↑</a></span> <span class="reference-text"><a rel="nofollow" class="external text" href="https://www.intel.com/content/dam/www/programmable/us/en/pdfs/literature/wp/wp-01131-stxv-dsp-architecture.pdf">Altera Whitepaper: <i>Enabling High-Performance DSP Applications with Stratix Variable-Precision DSP Blocks</i></a> (PDF, abgerufen am 10. Oktober 2020)</span>

</li>

<li id="cite_note-4"><span class="mw-cite-backlink"><a href="#cite_ref-4">↑</a></span> <span class="reference-text">Erwin Böhmer/Dietmar Ehrhardt/Wolfgang Oberschelp: Elemente der angewandten Elektronik, Vieweg Verlag Wiesbaden, 2007, 15. Auflage, Anmerkungen zu PAL/PLD/GAL/CPLD S. 418</span>

</li>

<li id="cite_note-5"><span class="mw-cite-backlink"><a href="#cite_ref-5">↑</a></span> <span class="reference-text"><span class="cite">Damm, Klauer, Waldschmidt: <a rel="nofollow" class="external text" href="https://tiweb.hsu-hh.de/LogiFlash"><i>LogiFlash.</i></a> Goethe-Universität Frankfurt am Main, 2018,<span class="Abrufdatum"> abgerufen am 21. Juli 2020</span>.</span><span style="display: none;" class="Z3988" title="ctx_ver=Z39.88-2004&rft_val_fmt=info%3Aofi%2Ffmt%3Akev%3Amtx%3Adc&rfr_id=info%3Asid%2Fde.wikipedia.org%3AField+Programmable+Gate+Array&rft.title=LogiFlash&rft.description=LogiFlash&rft.identifier=https%3A%2F%2Ftiweb.hsu-hh.de%2FLogiFlash&rft.creator=Damm%2C+Klauer%2C+Waldschmidt&rft.publisher=Goethe-Universit%C3%A4t+Frankfurt+am+Main&rft.date=2018"> </span></span>

</li>

<li id="cite_note-6"><span class="mw-cite-backlink"><a href="#cite_ref-6">↑</a></span> <span class="reference-text"><span class="cite"><a rel="nofollow" class="external text" href="http://www.myhdl.org/"><i>MyHDL - open source HDL.</i></a> MYHDL.ORG, 2020,<span class="Abrufdatum"> abgerufen am 21. Juli 2020</span> (englisch).</span><span style="display: none;" class="Z3988" title="ctx_ver=Z39.88-2004&rft_val_fmt=info%3Aofi%2Ffmt%3Akev%3Amtx%3Adc&rfr_id=info%3Asid%2Fde.wikipedia.org%3AField+Programmable+Gate+Array&rft.title=MyHDL+-+open+source+HDL&rft.description=MyHDL+-+open+source+HDL&rft.identifier=http%3A%2F%2Fwww.myhdl.org%2F&rft.publisher=MYHDL.ORG&rft.date=2020&rft.language=en"> </span></span>

</li>

<li id="cite_note-7"><span class="mw-cite-backlink"><a href="#cite_ref-7">↑</a></span> <span class="reference-text"><span class="cite"><a rel="nofollow" class="external text" href="https://www.mentor.com/products/fv/modelsim/"><i>ModelSim®.</i></a> Mentor, 2020,<span class="Abrufdatum"> abgerufen am 21. Juli 2020</span> (englisch).</span><span style="display: none;" class="Z3988" title="ctx_ver=Z39.88-2004&rft_val_fmt=info%3Aofi%2Ffmt%3Akev%3Amtx%3Adc&rfr_id=info%3Asid%2Fde.wikipedia.org%3AField+Programmable+Gate+Array&rft.title=ModelSim%C2%AE&rft.description=ModelSim%C2%AE&rft.identifier=https%3A%2F%2Fwww.mentor.com%2Fproducts%2Ffv%2Fmodelsim%2F&rft.publisher=Mentor&rft.date=2020&rft.language=en"> </span></span>

</li>

<li id="cite_note-wallstre-371526-8"><span class="mw-cite-backlink"><a href="#cite_ref-wallstre-371526_8-0">↑</a></span> <span class="reference-text"><span class="cite">Business Wire (dt.): <a rel="nofollow" class="external text" href="https://www.wallstreet-online.de/nachricht/12371526-bithull-ueberholt-asic-markt-fpga-minern/all"><i>BitHull überholt den ASIC-Markt mit neuen FPGA-Minern.</i></a> In: <i>wallstreet-online.de.</i> 3. April 2020,<span class="Abrufdatum"> abgerufen am 13. Oktober 2020</span>.</span><span style="display: none;" class="Z3988" title="ctx_ver=Z39.88-2004&rft_val_fmt=info%3Aofi%2Ffmt%3Akev%3Amtx%3Adc&rfr_id=info%3Asid%2Fde.wikipedia.org%3AField+Programmable+Gate+Array&rft.title=BitHull+%C3%BCberholt+den+ASIC-Markt+mit+neuen+FPGA-Minern&rft.description=BitHull+%C3%BCberholt+den+ASIC-Markt+mit+neuen+FPGA-Minern&rft.identifier=https%3A%2F%2Fwww.wallstreet-online.de%2Fnachricht%2F12371526-bithull-ueberholt-asic-markt-fpga-minern%2Fall&rft.creator=Business+Wire+%28dt.%29&rft.date=2020-04-03"> </span></span>

</li>

<li id="cite_note-SigneticsFusedLogic-9"><span class="mw-cite-backlink"><a href="#cite_ref-SigneticsFusedLogic_9-0">↑</a></span> <span class="reference-text"><a rel="nofollow" class="external free" href="http://www.bitsavers.org/components/signetics/_dataBooks/1981_Integrated_Fuse_Logic.pdf.pdf">http://www.bitsavers.org/components/signetics/_dataBooks/1981_Integrated_Fuse_Logic.pdf.pdf</a> Signetics: <i>Integrated Fuse Logic</i>, Nov. 1981 (PDF). bitsavers.org; abgerufen am 4. Okt. 2020</span>

</li>

<span class="cite"><a rel="nofollow" class="external text" href="https://web.archive.org/web/20070613231921/http://filebox.vt.edu/users/tmagin/history.htm"><i>History of FPGAs.</i></a> VT.EDU, 13. Juni 2006, archiviert vom <style data-mw-deduplicate="TemplateStyles:r250917974">

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</style><span class="dewiki-iconexternal"><a class="external text" href="https://redirecter.toolforge.org/?url=http%3A%2F%2Ffilebox.vt.edu%2Fusers%2Ftmagin%2Fhistory.htm">Original</a></span> (nicht mehr online verfügbar) am <span style="white-space:nowrap;">13. Juni 2007</span><span>;</span><span class="Abrufdatum"> abgerufen am 11. Juli 2013</span> (englisch).</span><span style="display: none;" class="Z3988" title="ctx_ver=Z39.88-2004&rft_val_fmt=info%3Aofi%2Ffmt%3Akev%3Amtx%3Adc&rfr_id=info%3Asid%2Fde.wikipedia.org%3AField+Programmable+Gate+Array&rft.title=History+of+FPGAs&rft.description=History+of+FPGAs&rft.identifier=https%3A%2F%2Fweb.archive.org%2Fweb%2F20070613231921%2Fhttp%3A%2F%2Ffilebox.vt.edu%2Fusers%2Ftmagin%2Fhistory.htm&rft.publisher=VT.EDU&rft.date=2006-06-13&rft.source=http://filebox.vt.edu/users/tmagin/history.htm&rft.language=en"> </span></span>

</li>

<span class="cite">Patent <a rel="nofollow" class="external text" href="https://worldwide.espacenet.com/publicationDetails/biblio?locale=de_EP&CC=US&NR=4508977">US4508977</a>: <i>Re-programmable PLA.</i> Veröffentlicht am <span style="white-space:nowrap;">2. April 1985</span>, Erfinder: David W. Page, LuVerne R. Peterson.</span><span class="Z3988" title="ctx_ver=Z39.88-2004&rft_val_fmt=info%3Aofi%2Ffmt%3Akev%3Amtx%3Apatent&rft_id=US4508977&rft.applcc=US&rft.title=Re-programmable+PLA&rft.inventor=David+W.+Page%2C+LuVerne+R.+Peterson&rft.pubdate=1985-04-02">‌</span></span>

</li>

<span class="cite">Patent <a rel="nofollow" class="external text" href="https://worldwide.espacenet.com/publicationDetails/biblio?locale=de_EP&CC=US&NR=4524430">US4524430</a>: <i>Dynamic data re-programmable PLA.</i> Veröffentlicht am <span style="white-space:nowrap;">18. Juni 1985</span>, Erfinder: David W. Page.</span><span class="Z3988" title="ctx_ver=Z39.88-2004&rft_val_fmt=info%3Aofi%2Ffmt%3Akev%3Amtx%3Apatent&rft_id=US4524430&rft.applcc=US&rft.title=Dynamic+data+re-programmable+PLA&rft.inventor=David+W.+Page&rft.pubdate=1985-06-18">‌</span></span>

</li>

<span class="cite"><a rel="nofollow" class="external text" href="http://www.eetimes.com/document.asp?doc_id=1180867&print=yes"><i>Xilinx, ASIC vendors talk licensing.</i></a><span class="Abrufdatum"> Abgerufen am 11. Juli 2013</span>.</span><span style="display: none;" class="Z3988" title="ctx_ver=Z39.88-2004&rft_val_fmt=info%3Aofi%2Ffmt%3Akev%3Amtx%3Adc&rfr_id=info%3Asid%2Fde.wikipedia.org%3AField+Programmable+Gate+Array&rft.title=Xilinx%2C+ASIC+vendors+talk+licensing&rft.description=Xilinx%2C+ASIC+vendors+talk+licensing&rft.identifier=http%3A%2F%2Fwww.eetimes.com%2Fdocument.asp%3Fdoc_id%3D1180867%26print%3Dyes"> </span></span>

</li>

<span class="cite"><a rel="nofollow" class="external text" href="https://web.archive.org/web/20120925200312/http://www.invent.org/hall_of_fame/393.html"><i>National Inventors Hall of Fame, Ross Freeman.</i></a> Archiviert vom <span class="dewiki-iconexternal"><a class="external text" href="https://redirecter.toolforge.org/?url=http%3A%2F%2Fwww.invent.org%2Fhall_of_fame%2F393.html">Original</a></span> (nicht mehr online verfügbar) am <span style="white-space:nowrap;">25. September 2012</span><span>;</span><span class="Abrufdatum"> abgerufen am 11. Juli 2013</span>.</span><span style="display: none;" class="Z3988" title="ctx_ver=Z39.88-2004&rft_val_fmt=info%3Aofi%2Ffmt%3Akev%3Amtx%3Adc&rfr_id=info%3Asid%2Fde.wikipedia.org%3AField+Programmable+Gate+Array&rft.title=National+Inventors+Hall+of+Fame%2C+Ross+Freeman&rft.description=National+Inventors+Hall+of+Fame%2C+Ross+Freeman&rft.identifier=https%3A%2F%2Fweb.archive.org%2Fweb%2F20120925200312%2Fhttp%3A%2F%2Fwww.invent.org%2Fhall_of_fame%2F393.html&rft.source=http://www.invent.org/hall_of_fame/393.html"> </span></span>

</li>

<li id="cite_note-15"><span class="mw-cite-backlink"><a href="#cite_ref-15">↑</a></span> <span class="reference-text"><span class="cite"><a rel="nofollow" class="external text" href="https://techcrunch.com/2011/12/09/lattice-semiconductor-acquires-chipmaker-siliconblue-for-62-million-in-cash/"><i>Lattice Semiconductor Acquires Chipmaker SiliconBlue For $62 Million In Cash.</i></a> In: <i><a href="TechCrunch" title="TechCrunch">TechCrunch</a>.</i> 9. Dezember 2011,<span class="Abrufdatum"> abgerufen am 11. April 2019</span> (englisch).</span><span style="display: none;" class="Z3988" title="ctx_ver=Z39.88-2004&rft_val_fmt=info%3Aofi%2Ffmt%3Akev%3Amtx%3Adc&rfr_id=info%3Asid%2Fde.wikipedia.org%3AField+Programmable+Gate+Array&rft.title=Lattice+Semiconductor+Acquires+Chipmaker+SiliconBlue+For+%2462+Million+In+Cash&rft.description=Lattice+Semiconductor+Acquires+Chipmaker+SiliconBlue+For+%2462+Million+In+Cash&rft.identifier=https%3A%2F%2Ftechcrunch.com%2F2011%2F12%2F09%2Flattice-semiconductor-acquires-chipmaker-siliconblue-for-62-million-in-cash%2F&rft.date=2011-12-09&rft.language=en"> </span></span>

</li>

</ol><div class="hintergrundfarbe1 rahmenfarbe1 navigation-not-searchable normdaten-typ-s" style="border-style: solid; border-width: 1px; clear: left; margin-bottom:1em; margin-top:1em; padding: 0.25em; overflow: hidden; word-break: break-word; word-wrap: break-word;" id="normdaten">

<div>

Normdaten (Sachbegriff): <a href="Gemeinsame_Normdatei" title="Gemeinsame Normdatei">GND</a>: <span class="-print"><a rel="nofollow" class="external text" href="https://d-nb.info/gnd/4347749-5">4347749-5</a></span> </div>

</div></div>

/* start https://de.wikipedia.org/ */

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/* end https://de.wikipedia.org/ */

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/* start https://de.wikipedia.org/ */

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</style>

<div class="klappleiste-kopf"><a href="Programmierbare_logische_Schaltung" title="Programmierbare logische Schaltung">Programmierbare Logik</a></div>

<td class="erw-nav-gruppe" style="white-space: nowrap;text-align: right;border: 1px solid transparent;border-top: 1px solid #FFF;border-bottom: 2px solid #FFF;padding: 0 1em;"><b>Konzepte</b>

</td>

<p><a href="Anwendungsspezifische_integrierte_Schaltung" title="Anwendungsspezifische integrierte Schaltung">ASIC</a> •

<a href="System-on-a-Chip" title="System-on-a-Chip">SoC</a> •

(<a href="Configurable_Logic_Block" title="Configurable Logic Block">CLB</a>) •

<a href="Complex_Programmable_Logic_Device" title="Complex Programmable Logic Device">CPLD</a> •

<a href="Erasable_Programmable_Logic_Device" title="Erasable Programmable Logic Device">EPLD</a> •

<a href="Programmierbare_logische_Anordnung" title="Programmierbare logische Anordnung">PLA</a> •

<a href="Programmable_Array_Logic" title="Programmable Array Logic">PAL</a> •

<a href="Programmable_Array_Logic" title="Programmable Array Logic">GAL</a> •

<a href="PSoC" title="PSoC">PSoC</a> •

<a href="Reconfigurable_Computing" title="Reconfigurable Computing">Reconfigurable Computing</a>

(<a href="Xputer" title="Xputer">Xputer</a>) •

Soft microprocessor •

Circuit underutilization •

High-level synthesis •

<a href="Hardwarebeschleunigung" title="Hardwarebeschleunigung">Hardwarebeschleunigung</a>

</p>

</td></tr>

<tr>

<td class="erw-nav-gruppe" style="white-space: nowrap;text-align: right;border: 1px solid transparent;border-top: 1px solid #FFF;border-bottom: 2px solid #FFF;padding: 0 1em;"><b>Programmiertechnik</b>

</td>

<p><a href="Gate-Array" title="Gate-Array">Masken-programmiert</a> •

<a href="Antifuse-Technologie" title="Antifuse-Technologie">Antifuse</a> •

<a href="Erasable_Programmable_Read-Only_Memory" title="Erasable Programmable Read-Only Memory">EPROM</a> •

<a href="Electrically_Erasable_Programmable_Read-Only_Memory" title="Electrically Erasable Programmable Read-Only Memory">E²PROM</a> •

<a href="Flash-Speicher" title="Flash-Speicher">Flash</a> •

</p>

</td></tr>

<tr>

</td>

<p><a href="Verilog" title="Verilog">Verilog</a>

(A,

AMS) •

(<a href="Very_High_Speed_Integrated_Circuit_Hardware_Description_Language" title="Very High Speed Integrated Circuit Hardware Description Language">AMS</a>,

VITAL) •

<a href="SystemVerilog" title="SystemVerilog">SystemVerilog</a>

(DPI) •

<a href="SystemC" title="SystemC">SystemC</a> •

AHDL •

Handel-C •

<a href="Property_Specification_Language" title="Property Specification Language">PSL</a> •

UPF •

<a href="PALASM" title="PALASM">PALASM</a> •

<a href="Advanced_Boolean_Equation_Language" title="Advanced Boolean Equation Language">ABEL</a> •

CUPL •

OpenVera •

C to HDL •

Flow to HDL •

MyHDL •

<a href="Just_Another_Hardware_Definition_Language" title="Just Another Hardware Definition Language">JHDL</a> •

ELLA

</p>

</td></tr>

<tr>

<td class="erw-nav-gruppe" style="white-space: nowrap;text-align: right;border: 1px solid transparent;border-top: 1px solid #FFF;border-bottom: 2px solid #FFF;padding: 0 1em;"><b>Hersteller</b>

</td>

<p>Accellera •

Achronix •

<a href="Altera" title="Altera">Altera</a> (<a href="Intel" title="Intel">Intel</a>) •

<a href="AMD" title="AMD">AMD</a> (<a href="Xilinx" title="Xilinx">Xilinx</a>) •

Aldec •

<a href="Bitmain" title="Bitmain">Bitmain</a> •

<a href="Cadence_Design_Systems" title="Cadence Design Systems">Cadence</a> •

Duolog •

Forte •

<a href="Infineon" title="Infineon">Infineon</a> (<a href="Cypress_Semiconductor_Corporation" title="Cypress Semiconductor Corporation">Cypress</a>) •

<a href="Lattice_Semiconductor_Corporation" title="Lattice Semiconductor Corporation">Lattice</a> •

<a href="Mentor_Graphics" title="Mentor Graphics">Mentor Graphics</a> •

<a href="Microchip_Technology" title="Microchip Technology">Microchip Technology</a> •

<a href="Signetics" title="Signetics">Signetics</a> •

<a href="Synopsys" title="Synopsys">Synopsys</a>

(Magma,

Virage Logic) •

<a href="Texas_Instruments" title="Texas Instruments">Texas Instruments</a> •

Tabula •

</p>

</td></tr>

<tr>

<td class="erw-nav-gruppe" style="white-space: nowrap;text-align: right;border: 1px solid transparent;border-top: 1px solid #FFF;border-bottom: 1px solid #FFF;padding: 0 1em;"><b>Produkte</b>

</td>

<td class="erw-nav-gruppe" style="white-space: nowrap;text-align: right;border: 1px solid transparent;border-top: 1px solid #FFF;border-bottom: 2px solid #FFF;padding: 0 1em;"><b>Hardware</b>

</td>

<p><a href="Stratix" class="mw-redirect" title="Stratix">Stratix</a> •

<a href="Altera#Produkte" title="Altera">Agilex</a> •

<a href="Altera#Produkte" title="Altera">Cyclone</a> •

<a href="Altera#Produkte" title="Altera">Arria</a> •

<a href="Altera#Produkte" title="Altera">Max</a> •

Kintex •

Zynq •

Virtex •

iCE

</p>

</td></tr>

<tr>

<td class="erw-nav-gruppe" style="white-space: nowrap;text-align: right;border: 1px solid transparent;border-top: 1px solid #FFF;border-bottom: 2px solid #FFF;padding: 0 1em;"><b>Software</b>

</td>

<p><a href="Altera#Quartus" title="Altera">Intel Quartus Prime</a> •

Xilinx ISE •

Xilinx Vivado •

ModelSim •

VTR

</p>

</td></tr>

<tr>

</td>

<td class="erw-nav-gruppe" style="white-space: nowrap;text-align: right;border: 1px solid transparent;border-top: 1px solid #FFF;border-bottom: 2px solid #FFF;padding: 0 1em;"><b>Proprietär</b>

</td>

<p>ARC •

<a href="Arm_Cortex-M" title="Arm Cortex-M">Arm Cortex-M</a> •

<a href="PowerPC" title="PowerPC">PowerPC</a> •

<a href="LEON" title="LEON">LEON</a> •

<a href="Lattice_Semiconductor_Corporation" title="Lattice Semiconductor Corporation">LatticeMico8</a> •

<a href="MicroBlaze" title="MicroBlaze">MicroBlaze</a> •

<a href="PicoBlaze" title="PicoBlaze">PicoBlaze</a> •

<a href="Altera_Nios" title="Altera Nios">Nios</a> •

</p>

</td></tr>

<tr>

<td class="erw-nav-gruppe" style="white-space: nowrap;text-align: right;border: 1px solid transparent;border-top: 1px solid #FFF;border-bottom: 1px solid #FFF;padding: 0 1em;"><b>Open-Source</b>

</td>

<p><a href="Java-Prozessor" title="Java-Prozessor">JOP</a> •

<a href="Lattice_Semiconductor_Corporation" title="Lattice Semiconductor Corporation">LatticeMico32</a> •

OpenCores •

<a href="OpenRISC" title="OpenRISC">OpenRISC</a> •

<a href="RISC-V" title="RISC-V">RISC-V</a> •

Zet

</p>

</td></tr>

</tbody></table></div>

</td></tr>

</tbody></table></div>

</td></tr>

</tbody></table></div></div></div><div><div class="zim-footer">

Dieser Artikel wurde von <a class="external text" title="Zuletzt bearbeitet am 2025-12-10" href="https://de.wikipedia.org/wiki/?title=Field_Programmable_Gate_Array&oldid=262286404">Wikipedia</a> herausgegeben. Der Text ist unter <a class="external text" href="https://creativecommons.org/licenses/by-sa/4.0/deed.de">Creative Commons Attribution-Share Alike 4.0</a> verfügbar, sofern nicht anders angegeben. Für die Mediendateien können zusätzliche Bedingungen gelten.

</div>

</div></div>

</div>

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